一种全数字锁相环的设计与应用

一种全数字锁相环的设计与应用
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方案的主体部分为一个ADPLL。ADPLL和传统的PLL一样,环路主要由鉴相器(PD)、滤波器(LF)、数字控制时钟输出(DCCO)3部分组成。PD将参考时钟clk_ref和clk_div(由clk_out进行N分频得到,环路锁定后频率和clk_ref一致)进行相差鉴别,输出up或者down信号指示时钟相位的超前、滞后关系。LF 模块将up和down,用高速时钟clk_h进行相差计数,并采用数字滤波算法,给出相位调整指示adjust。DCCO 模块,由高速时钟clk_h在相位调整指示adjust的作用下进行受控分频得到。环路通过负反馈调整,实现输出时钟clk_out和clk_ref的同步。

ADPLL工作的高速时钟(即图1中的clk_h)采用SDH设备的系统时钟155.52MHz,输出的外同步时钟clk_out频率为2.048M Hz,DCCO模块采用受控小数分频设计。外同步时钟根据用户需要可以从多路参考源中任选1路,由参考源选择模块实现。设计中,所有参考源的时钟频率都分频到100Hz进行鉴相,即clk_ref 和clk_div的频率都为100Hz。

2全数字锁相环路的详细设计实现

输入的各路参考源的相差是不确定的,当参考源切换时,选择后的信号clk_ref必然会出现相位的突变;这种相位的突变最大可能达半个clk_ref周期,即源切换后瞬间,clk_ref和clk_div的相差最大可能达±5ms。源切换产生的相位跳变,在APLL中会导致压控电压突变,导致输出时钟的频率突变,无法实现平滑源切换。而在DPLL中,可以通过调整滤波算法,逐步改变压控电压,保证输出时钟频率的缓慢变化。

这里设计的ADPLL,我们通过2个方面来保证平滑源切换环路:1、负反馈时钟采用初始受控分频设计,当参考源切换时,通过受控分频保证了clk_ref和clk_div的初始相差小于半个clk_out时钟周期。2、通过环路滤波算法,逐步改变adjust的调整频率,保证源切换时输出时钟频率平滑变化。

2.1 初始受控分频设计

当源切换时,输出至少1个clk_div时钟周期的1电平信号ref_change,指示当前参考源进行了源切换。当ref_change为1时,clk_div信号重新由clk_out在clk_ref的受控下分频得到;同时,屏蔽掉该鉴相周期的up和down输出,避免adjust出现误调整。

采用如下图2的电路逻辑设计初始受控分频,可以保证初始分频后,clk_div和clk_ref的相差小于半个clk_out时钟周期,即小于244ns。清零信号clr_div只在ref_change为1时使能;锁相环正常跟踪情况下,clk_div 为自由分频得到。

图2 相差小于半周的初始受控分频设计电路

在参考源切换后,clk_out与clk_ref的初始相位关系有2种可能:clk_out超前或者滞后。当clk_out相位超前时,则上图中ref_dly_n将clk_ref的沿踩中;当clk_out相位滞后时,则上图中ref_dly_p将clk_ref的沿踩中;2种情况,最后都在下同一个clk_out周期取clk_ref的上沿,然后进行受控分频。按此设计的受控分频设计,可以保证初始受控分频后,产生的clk_div和clk_ref的相差总在半个clk_out周期以内。

2.2 环路滤波设计

这里,我们完全采用数字电路逻辑实现环路滤波算法。环路滤波设计中,相位调整指示adjust由频率

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